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数字式秒表的CPLD设计

栏目:财经金融发布:2010-04-27浏览:2327下载164次收藏

(内蒙古工业大学信息工程学院,内蒙古 呼和浩特 010051)
摘 要:文章介绍了一种在田径比赛中经常用到的数字秒表的cpld设计方法,同时分别通过multisim及maxplus ii软件仿真,并使用altra公司的max7000s芯片epm7128slc84-6进行了下载验证。
关键词:数字秒表;555定时器;计数器
中图分类号:th724  文献标识码:a  文章编号:1007—6921(2008)08—0084—01

数字秒表是一种常用的计时工具,以其价格低廉、走时精确、使用方便、功能多而广泛应用于体育比赛中。下文介绍了如何利用中小规模集成电路和半导体器件进行数字秒表的设计。本设计中数字秒表的最大计时为99.99s,分辨率为0.01s,数码管显示,具有清零、启动计时、暂停及继续计时等功能。当计时停止时,秒表保持所计时间直至被清零复位。本设计由四个74ls160计数器实现计数功能,一个555定时器产生100 hz脉冲,四个数码显像管显示计时,再加两个控制开关,一个控制启动和暂停,另一个控制清零。
1 数字秒表的工作原理

电子秒表要求能够对时间进行精确记时并显示出来,因此要有时钟发生器,记数及译码显示,控制等模块,系统框图如下:
1.1 秒信号发生器

利用555定时器构成的多谐振荡器产生秒脉冲发生器。由于555定时器的比较器灵敏度高,输出驱动电流大,功能灵活,再加上电路结构简单,计算比较简单。

利用555定时器构成的多谐振荡,在电路中我们选择数据如下:c=1uf,r1=r2。
利用公式:f=1/(r1+2r2)cln2

根据设计要求,需要精确到0.01s,故f=100hz,带入上式得:r1=r2=4.8kΩ。在multisim环境下的原理图中,取r1=r2=4.7kΩ,并且在r1支路串联一个1kΩ的电位器,来调节脉冲信号的精度。此信号从555定时器的3引脚out端输出,送到计数器74ls160的脉冲输入端cp,作为计时脉冲。
1.2 计数进位部分

利用74ls160同步十进制加法计数器实现计数功能。这个计数器是十进制的,在设计时电路比较简单。而且可以实现清零功能,ep,et,可以实现保持功能。可以很方便的实现清零,开始

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